最先端のパッケージング技術が半導体産業を革新

パッケージング工程は、半導体を保護して接続する最後の工程。

半導体チップを安全に保護するために封入し、外部と電気信号をやりとりできるように接続する。

パッケージング工程は、ウェハの切断、ダイの接着、相互接続、成形、パッケージング・テストで構成されている。

FC-BGAは、半導体パッケージングの一種で、薄いガラスクロスにエポキシ樹脂を含浸、硬化させた基板の両面に銅配線を形成したコア基板をベースにして、その両面に無機フィラーを混ぜたエポキシ樹脂フィルムを創刊絶縁層とし銅配線を多層形成した基板上にチップをはんだ接続、モールディングして、表面にはんだボールバンプを形成して製品となります。

パソコンやサーバー向けのCPU、GPUにおいて主流となっています。

半導体チップは、良品と不良品を区別するためにテストが行われ、製造工程の最後にパッケージング工程が行われます。

パッケージング工程では、製造された半導体チップがバラバラに切断され、ベアチップ(bare chip)またはダイ(die)という状態になります。

ベアチップ(bare chip)またはダイ(die)は、外部との電気信号をやりとりできず、外部からの衝撃によって損傷しやすい状態です。

パッケージングは、半導体チップの信号を外部に送信するために、チップを小型のパッケージに入れる工程です。

I/Oカウントが少ない場合は、ファンインのパッケージング工程を行い、I/Oカウントが多い場合は、ファンアウトのパッケージング工程を行います。

また、ファンアウトのパッケージング工程では、信号を送信するためにバンプの他に再配線層(RDL)が必要になります。

FO-WLPは、キャリア用の300mmウエハやガラス上に個片化しテスト後、良品チップを間隔をあけ搭載した後WLPの標準プロセスを施すことで完成させたパッケージです。

TSMCによるInFO (Integrated Fan Out) はAppleの Application CPUに適用しメモリーと3次元化してスマホに搭載されました。

Fan-Out WLPは丸いウエハを用いていて、無駄な部分も多く、前工程用の高価な装置を使うことから、プロセスコストは高くなってしまいます。

今、技術開発が進んでいるのがPanel Level Package (PLP)です。

従来のパッケージングプロセスはサイズが70-80mm x 250-260mm程度のリードフレームやBGA用の基板の上に個片化されたチップをダイボンドすることから工程が始まります。

3Dパッケージングは、半導体チップの小型化とI/Oカウントの増加を実現する技術であり、TSVとマイクロバンプの形成がコア技術です。

シリコンエッチング、金属拡散バリア、銅めっき、クリーニングなどのコア・ソリューションに加え、ラムリサーチはマイクロバンプと微細RDLを形成するために必要な電気めっきやクリーニング、ウェットエッチングなどのさまざまなソリューションを提供しています。

半導体試験においては、全数検査の段階で不良品を特定するために、プロービング前工程で作製したウエハ上のチップの回路が正常に機能するかどうかを全数検査します。

プローブと呼ばれる探針を１つ１つのチップの電極に接触させ、電気特性をチェックします。

ここで不良品を特定し、ダイシング後に選別します。

良品は、KGD（Known Good Die）と呼ばれています。

LSIなど先端の半導体試験装置は全自動化されており、ウエハキャリアーから搬送ロボットが一枚ずつ取り出し、プローブカードと呼ばれる治具でウエハ単位で一括検査します。